CoWoS de TSMC alcanza 98% de rendimiento; hoja de ruta SoW-X soporta 64 pilas HBM; producción de óptica co-empaquetada 2026

TSMC está escalando tecnologías de empaquetamiento avançadas para satisfacer la demanda explosiva de cómputo de IA. En su Simposio de Tecnología de 2026, la fundry informó de lograr >98% de rendimiento en su mayor plataforma de empaquetamiento CoWoS de 5,5 retículos, que integra múltiples dados y memoria. La empresa está avanzando su hoja de ruta System-on-Wafer (SoW) con SoW-X proyectado para alojar 64 pilas HBM—permitiendo configuraciones de memoria de multi-terabyte en paquetes GPU densos. Esto representa un habilitador crítico para aceleradores de IA de próxima generación como Blackwell de NVIDIA y más allá.

Óptica co-empaquetada (CPO) a través del Compact Universal Photonics Engine (COUPE) de TSMC está llegando a producción en 2026 para integración de sustrato. La tecnología ofrece 2X eficiencia de energía y reducción de latencia 10X versus módulos ópticos conectable en tarjetas de circuito. Las ganancias de densidad y energía son esenciales a medida que los centros de datos de IA escalan requisitos de ancho de banda de interconexiones entre bastidores. El apilamiento de chips 3D avançado (SoIC) en los nodos más avançados de TSMC llegará a producción en 2029.

Para arquitectos de infraestructura, el liderazgo de empaquetamiento de TSMC se traduce en escalado de HBM más rápido y menor consumo de energía en paquetes GPU de próxima generación. El rendimiento de 98% CoWoS y rápida rampa de CPO significan que los proveedores pueden sostener aceleradores de IA multi-chip sin que el empaquetamiento se convierta en cuello de botella. Esto compensa las restricciones de fab de memoria permitiendo máxima utilidad por pila HBM fabricada. Espere aceleración de innovación a nivel de empaquetamiento a lo largo de 2027–2029 conforme las foundries compiten para empaquetar más densidad de cómputo y memoria a potencia constante o más baja.