Hoja de ruta Imec apunta a 0,3nm en 2038; transistores CFET llegando a A7 en 2033

Imec lanzó su hoja de ruta actualizada de tecnología de proceso de semiconductores esta semana, trazando un camino hacia el nodo de 0,3nm (3 ångström) para 2038 mientras redefine la Ley de Moore lejos del escalado puramente dimensional. La hoja de ruta muestra que el espaciado de poli de contacto convencional (CPP) dejará de encoger en el nodo A10 en 2030 a 42nm, obligando a los fabricantes de chips a adoptar nuevas arquitecturas de transistores y apilamiento 3D para continuar con ganancias de densidad.

El siguiente gran cambio llega al nodo A7 (7 ångström, aproximadamente 0,7nm) en 2033 con la introducción de transistores Complementary FET (CFET), que apilan transistores de tipo n y tipo p verticalmente en lugar de colocarlos uno al lado del otro. Este apilamiento 3D elimina la separación n-p tradicional de la altura de celda estándar, permitiendo una reducción de área de hasta 20% y extendiendo el escalado más allá de la generación actual de nanoláminas Gate-All-Around (GAA).

Antes de que lleguen los CFETs, los transistores forksheet —una invención de Imec— cerrarán la brecha de 2nm (A14) en 2028 hasta A10. Imec también posiciona la litografía High-NA EUV (0,55–0,75 NA) como un habilitador crítico para nodos sub-ångström, con Hyper-NA (0,75 NA) potencialmente soportando A2 y más allá. Más allá de A3 en 2038, el escalado requerirá estructuras CFET secuenciales y unidas más materiales 2D como dicalcogenuros de metales de transición.

Los arquitectos que rastrean hojas de ruta fab deben tener en cuenta que el CPP de celda estándar se mantiene plano de A10 a través de A5 (2035–2036)—la Ley de Moore clásica ha chocado con una pared. Las ganancias futuras dependen de integración 3D heterogénea (CMOS 2.0), redes de entrega de energía trasera y co-optimización sistema-tecnología que equilibra la madurez del nodo por capa funcional en lugar de escalar cada bloque funcional uniformemente.