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Chips domingo, 28 de junho de 2026 às 22:33

CoWoS da TSMC atinge 98% de rendimento; roteiro SoW-X suporta 64 pilhas HBM; produção de óptica co-empacotada 2026

A TSMC está escalando tecnologias de empacotamento avançadas para atender demanda explosiva de computação de IA. No seu Simpósio de Tecnologia de 2026, a fundry relata conseguir >98% de rendimento na sua maior plataforma de empacotamento CoWoS de 5,5 retículos, que integra múltiplos dados e memória. A empresa está avançando seu roteiro System-on-Wafer (SoW) com SoW-X projetado para acomodar 64 pilhas HBM—permitindo configurações de memória multi-terabyte em pacotes GPU densos. Isso representa um habilitador crítico para próximos aceleradores de IA como Blackwell da NVIDIA e além.

Óptica co-empacotada (CPO) via Compact Universal Photonics Engine (COUPE) da TSMC está chegando à produção em 2026 para integração de substrato. A tecnologia entrega 2X eficiência de energia e redução de latência de 10X versus módulos ópticos conectáveis em placas de circuito. Os ganhos de densidade e energia são essenciais conforme data centers de IA escalem requisitos de largura de banda de interconexão entre racks. Empilhamento de chip 3D avançado (SoIC) em nós mais avançados da TSMC atingirá produção em 2029.

Para arquitetos de infraestrutura, liderança de empacotamento da TSMC se traduz em escala de HBM mais rápida e consumo de energia mais baixo em pacotes GPU de próxima geração. O rendimento de 98% CoWoS e ramp de CPO rápida significam que fornecedores podem sustentar aceleradores de IA multi-chip sem embalagem se tornar o gargalo. Isso compensa restrições de fab de memória permitindo máxima utilidade por pilha HBM fabricada. Espere aceleração de inovação em nível de empacotamento através de 2027–2029 conforme foundries competem para empacotar mais densidade de computa e memória a potência constante ou mais baixa.

Fontes