Roteiro Imec visa 0,3nm em 2038; transistores CFET chegando a A7 em 2033

Imec lançou seu roteiro atualizado de tecnologia de processo de semicondutores esta semana, traçando um caminho para o nó de 0,3nm (3 ångström) em 2038 enquanto redefine a Lei de Moore longe do escalonamento puramente dimensional. O roteiro mostra que o espaçamento de poly de contato convencional (CPP) deixará de encolher no nó A10 em 2030 em 42nm, forçando fabricantes de chips a adotar novas arquiteturas de transistor e empilhamento 3D para continuar ganhos de densidade.

O próximo grande deslocamento chega no nó A7 (7 ångström, aproximadamente 0,7nm) em 2033 com a introdução de transistores Complementary FET (CFET), que empilham transistores do tipo n e p-type verticalmente em vez de colocá-los lado a lado. Este empilhamento 3D remove a separação tradicional n-p da altura padrão das células, permitindo redução de área de até 20% e estendendo o escalonamento além da atual geração nanosheet Gate-All-Around (GAA).

Antes dos CFETs chegarem, transistores forksheet — uma invenção da Imec — preencherão a lacuna de 2nm (A14) em 2028 através de A10. Imec também posiciona a litografia High-NA EUV (0,55–0,75 NA) como habilitador crítico para nós sub-ångström, com Hyper-NA (0,75 NA) potencialmente suportando A2 e além. Além de A3 em 2038, o escalonamento exigirá estruturas CFET sequenciais e ligadas além de materiais 2D como dicalcogenetos de metal de transição.

Arquitetos rastreando roteiros fab devem notar que o CPP de célula padrão permanece plano de A10 através de A5 (2035–2036)—a Lei de Moore clássica atingiu uma parede. Ganhos futuros dependem de integração 3D heterogênea (CMOS 2.0), redes de entrega de energia traseira e co-otimização sistema-tecnologia que equilibra a maturidade do nó por camada funcional em vez de escalar cada bloco funcional uniformemente.