A análise da EE Times mostra que, conforme os fabricantes de chips migram para empilhamento vertical 3D (chiplets, empacotamento avançado, transistores gate-all-around), as ferramentas e processos de metrologia tradicional estão atingindo limites de escala. Fabricantes de instrumentação e inspeção devem retoolear hardware e software para rastrear features sub-nanométricas em três dimensões.
O gargalo ameaça a produtividade e o rendimento das fábricas conforme a complexidade do design supera a capacidade de medir e controlar—um problema de cadeia de suprimentos que poderia apertar a capacidade de nós avançados e aumentar custos para fabricantes de aceleradores de IA e GPUs.