El proceso 2nm de próxima generación de TSMC, que entró en producción en volumen en Q4 2025 utilizando transistores nanosheet Gate-All-Around (GAA), ya ha logrado tasas de rendimiento inicial del 70% — un punto de referencia fuerte para un nodo de vanguardia. La empresa apunta a una tasa de rendimiento del 80% para la variante mejorada N2P que se lanza en H2 2026. Esta madurez rápida es crítica: la empresa espera escalar la producción 2nm a más de 100.000 wafers mensuales a finales de 2026, con algunas estimaciones alcanzando 140.000 wafers/mes, casi igualando la capacidad 3nm actual. Fab 22 en Kaohsiung es el centro de producción principal, con tres fabs 2nm adicionales planeados en Taiwan para soportar la demanda a largo plazo.
El nodo N2 proporciona una mejora de rendimiento por vatio de nodo completo sobre 3nm: ganancias de velocidad del 10–15% a la misma potencia, o reducción de potencia del 25–30% a la misma velocidad, más aumento de densidad de transistor del 15%+. Estas ganancias de PPA son particularmente valiosas para chips de inferencia de IA donde importan el ancho de banda de memoria y la eficiencia térmica. Apple ha asegurado más de la mitad de la producción inicial 2nm de TSMC para sus chips A20 y M6, pero la verdadera historia es el centro de datos: NVIDIA, Google, Amazon y otros hiperscalers están compitiendo por capacidad para desplegar chips 2nm en sus aceleradores de IA de próxima generación a lo largo de 2026–2027.
Sin embargo, el cuello de botella no es nós de lógica — es empaque. El empaque CoWoS (Chip-on-Wafer-on-Substrate) 2.5D de TSMC, esencial para unir dies de cómputo a pilas de HBM, se ha convertido en el cuello de botella crítico. La demanda se está duplicando de ~35.000 wafers/mes en 2024 a 70.000+ a finales de 2025, con más crecimiento en 2026. TSMC está dedicando el 10–20% de capex de 2025–2026 a instalaciones de empaque avanzado y pruebas, más el lanzamiento de dos plantas de empaque dedicadas en Arizona. Para arquitectos que diseñan sistemas de IA de próxima generación, la lección es clara: la disponibilidad de lógica 2nm ya no es el factor limitante. El acceso a la capacidad de CoWoS es ahora el verdadero cuello de botella de suministro que limita cuándo su chiplet de acelerador clase H200 o Blackwell puede enviar en volumen.