EE Times informa sobre esfuerzos en toda la industria para escalar empaque multi-die y arquitecturas de chiplet para aceleradores de IA y procesadores de próxima generación. Los sistemas multi-die permiten mayor densidad de transistores y rendimiento por vatio que diseños monolíticos, crucial conforme los límites térmicos y de potencia restringen el escalado de un solo die.
Los desafíos incluyen latencia de interconexión die-a-die, gestión de rendimiento en múltiples dies y coordinación de cadena de suministro de chiplet. Empresas como TSMC, Samsung Foundry e Intel lideran inversiones en mejoras de prueba de chiplet, binning y rendimiento de ensamblaje.