Synopsys ha anunciado el primer conjunto completo de IP CXL 4.0 de la industria: un controlador, módulo de seguridad IDE, capa física PCIe 7.0 e IP de verificación. El anuncio completa un conjunto que comenzó en diciembre de 2025 con el primer VIP CXL 4.0 disponible comercialmente. Para los arquitectos de hardware que diseñan SoCs de IA, CXL 4.0 duplica el ancho de banda del enlace a 128 GT/s sobre CXL 3.x, y el suministro de IP apenas ahora está alcanzando.

La ventaja principal en CXL 4.0 es la agrupación de puertos. CXL y PCIe tienen un límite de 16 carriles por puerto. CXL 4.0 permite a los diseñadores combinar múltiples enlaces x16 en un único puerto lógico. Cuatro enlaces x16 entregan más de 2 TB/s de ancho de banda agregado (bidireccional, TX + RX combinados). Ocho enlaces superan 4 TB/s. Las interconexiones propietarias han reclamado durante mucho tiempo el ancho de banda agregado como una ventaja sobre alternativas estándar. Los puertos agrupados cierran esa brecha sin abandonar la capa física de PCIe. CXL 4.0 añade soporte para hasta cuatro recuperadores por enlace—necesario a 128 GT/s porque las velocidades de datos más altas reducen la distancia del canal—y un FLIT optimizado para latencia de 256 bytes que aumenta la eficiencia de carga por ciclo.

El PHY de Synopsys es un SerDes PCIe 7.0 endurecido para nodos de proceso de 5nm a 2nm. La latencia de carga a uso en CXL.mem se sitúa por debajo de 200 nanosegundos. Synopsys afirma que la descarga de caché de clave-valor basada en CXL proporciona 3–6× el rendimiento de alternativas basadas en SSD a 128 GT/s (cifra proporcionada por el proveedor; sin metodología de evaluación independiente divulgada). Los grupos de memoria a escala de bastidor pueden superar 100 TB. La empresa proyecta una reducción de costos de inferencia del 50–100% según la configuración. La latencia de caché KV y la capacidad restringen la inferencia de LLM de contexto largo. La memoria coherente a velocidad de DRAM aborda directamente ambas.

El controlador unificado cubre CXL 1.x, 2.0, 3.x y 4.0 bajo una única licencia e incluye respaldo de PCIe 7.0 sin compra separada. CXL 2.0 ya está en producción en volumen. CXL 3.x apenas está comenzando a enviarse a escala. Los equipos de diseño necesitan soportar múltiples generaciones de infraestructura instalada. Un controlador unificado proporciona una única ruta de integración en lugar de mantener bloques de IP paralelos.

Los módulos IDE de Synopsys implementan cifrado AES-GCM y autenticación con latencia de sobrecarga cero ciclos en modo de deslizamiento para CXL.cache y CXL.mem, con soporte TSP/TDISP y preparación FIPS 140-3. El soporte TDISP se destina a SoCs de hiperscalador multi-inquilino donde el aislamiento de máquina virtual en memoria coherente requiere autenticación aplicada por hardware. Ron Loman, gerente de marketing de productos para PCIe e IP CXL en Synopsys, dijo: "Con PCIe 7 y CXL 4, estamos viendo una tasa extremadamente alta de adopción con IDE y el aspecto de seguridad. Las personas se dan cuenta de que tienen que tener la seguridad en su lugar y están planeando para ello."

La madurez del ecosistema es la restricción más difícil. Un sistema de memoria desagregada completamente realizado basado en CXL requiere CPUs compatibles, aceleradores, SSD, controladores de memoria, switches y pilas de software. Synopsys ha enviado más de 170 controladores y PHY CXL hasta la fecha, contra más de 3.800 victorias de diseño de PCIe. La brecha refleja lo temprano que sigue siendo la rampa de volumen de CXL. Synopsys cita una proyección de Goldman Sachs Research de que el consumo global de tokens de IA crecerá 24× hacia 2030, alcanzando aproximadamente 120 cuatrillones de tokens por mes. El VIP CXL 4.0 se envía con rutas de migración de CXL 3.0 y PCIe 7.0 porque la validación de estándares se convierte en un cuello de botella en la etapa final cuando el ecosistema es escaso.

El IP CXL 4.0 ahora está disponible del proveedor de IP dominante con latencia sub-200ns y velocidad de enlace de 128 GT/s, con seguridad integrada. El cuello de botella se ha movido al resto del stack.